Processador multi-ciclo RISC-V com implementação RV32I/E[M], desenvolvido durante alguns dias de folga.
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O processador foi implementado usando Verilog HDL e possui uma implementação multi-ciclo sem pipeline.
O diretório software contém exemplos e testes escritos em Assembly, juntamente com seus respectivos arquivos de memória. Além disso, há um script disponível para converter código Assembly em arquivos de memória. O firmware oficial do processador também está disponível no diretório software/firmware.
O diretório tests inclui diversos testes construídos utilizando o Iverilog. Todos os testes neste diretório são compatíveis com o Iverilog.
- Baby Risco 5 - RV32E Implementação otimizada para o TinyTapeout: https://github.com/JN513/Baby-Risco-5
- Pequeno Risco 5 - RV32I Implementação de ciclo único (Arquivada): https://github.com/JN513/Pequeno-Risco-5/
- Risco 5 - RV32I/E[M]: https://github.com/JN513/Risco-5
- Grande Risco 5 - RV32I: https://github.com/JN513/Grande-Risco-5
- Risco 5 Bodybuilder - RV64IMA: Ainda em fase especulativa
- RISCO 5S - RV32IM Simulador escrito com a linguagem C: https://github.com/JN513/Risco-5S
A documentação oficial está disponível em: https://jn513.github.io/Risco-5/. Se tiver alguma dúvida ou sugestão, sinta-se à vontade para utilizar a seção de ISSUES no GitHub. Contribuições são bem-vindas e todos os Pull requests serão revisados e, se possível, mesclados.
Se deseja contribuir com o projeto, sinta-se à vontade para fazê-lo. O arquivo CONTRIBUTING.md contém as instruções necessárias.
Este projeto é licenciado sob a licença CERN-OHL-P-2.0, que concede total liberdade para uso. O software é licenciado sob a Licença MIT, e a documentação sob CC BY-SA 4.0.
Autor da logo: Mateus Luck