Final Project - Reti Logiche. Politecnico di Milano, A.A. 2019-2020
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Nov 25, 2020 - VHDL
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retilogiche
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Prova Finale di Reti Logiche A.A. 2019/2020
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Jan 19, 2021 - VHDL
A VHDL implementation of a simplified version of the Working Zone encoding for the Digital Logic Design project at Politecnico di Milano(A.Y. 2019/2020)
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May 8, 2020 - VHDL
L’obiettivo del progetto è quello di scrivere un programma VHDL che simuli il comportamento di una rete logica capace di equalizzare l’istogramma di immagini in toni di grigio, ovvero ricalibrare il contrasto.
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Jan 25, 2022 - VHDL
Prova finale del corso di Reti Logiche A.A. 2021/2022
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Jun 23, 2022 - VHDL
This is the repository for the projects of Reti Logiche course held at Polimi. The goal of the project is to develop a component for image equalization
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Mar 17, 2023 - VHDL
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